チップパッケージングの熱問題を解決する方法

  ロジック チップは熱を発生します。ロジックの密度が高く、処理要素の使用率が高くなるほど、熱も大きくなります。 ...
エンジニアは、複雑なモジュールから効率的に熱を放散する方法を探しています。

複数のチップを同じパッケージ内に並べて配置すると、熱の問題を軽減できますが、企業はパフォーマンスの向上と消費電力の削減を目的としてチップのスタッキングと高密度のパッケージングをさらに掘り下げ、熱関連の新たな問題と闘っています。

高度なパッケージング チップは、高性能コンピューティング、人工知能、電力密度の増大などのニーズを満たすことができるだけでなく、高度なパッケージングの放熱問題も複雑になっています。 1 つのチップ上のホット スポットが隣接するチップの熱分布に影響を与えるためです。チップ間の相互接続速度も、SoC よりもモジュールの方が遅くなります。

「世界がマルチコアのようなものに注目する前は、最大電力が平方センチメートルあたり約 150 ワットのチップを扱っていました。これは単一点の熱源でした」と、エレクトロニクスおよび半導体の責任者であるジョン・パリー氏は述べています。シーメンス デジタル インダストリーズ ソフトウェア。 3 方向すべてに熱を放散できるため、かなり高い電力密度を達成できます。しかし、あるチップがあり、その隣に別のチップを置き、さらにその隣に別のチップを置くと、それらは互いに加熱します。つまり、各チップに同じ電力レベルを許容することができず、熱が発生します。もっと難しいことに挑戦してください。」

これが、市場における 3D-IC スタッキングの進歩が遅い主な理由の 1 つです。このコンセプトは電力効率と統合の観点からは理にかなっていますが、3D NAND や HBM ではうまく機能しますが、ロジックが含まれる場合は別の話になります。ロジック チップは熱を発生します。ロジックの密度が高く、処理要素の使用率が高くなるほど、発熱も大きくなります。これにより、ロジックのスタッキングが稀になり、これが 2.5D フリップチップ BGA およびファンアウト設計の人気を説明しています。

 

 

01 適切なパッケージを選択する

チップ設計者にとって、パッケージングのオプションは数多くあります。ただし、チップ統合のパフォーマンスは非常に重要です。シリコン、TSV、銅ピラーなどのコンポーネントはすべて異なる熱膨張係数 (TCE) を持っており、これがアセンブリの歩留まりと長期信頼性に影響します。

開閉頻度が高くなると、熱サイクルの問題が発生する可能性があります。プリント基板、はんだボール、シリコンはすべて、異なる速度で膨張および収縮します。したがって、パッケージの隅で熱サイクル障害が発生するのが通常であり、そこではんだボールが亀裂を生じる可能性があります。したがって、そこに追加のアース線を設置したり、追加の電源を設置したりすることもできます。

現在普及しているCPUとHBMを備えたフリップチップBGAパッケージの面積は約2500平方ミリメートルです。 「1 つの大きなチップが 4 つまたは 5 つの小さなチップになる可能性があることがわかります」と Onto Innovation のソフトウェア製品管理ディレクターのマイク・マッキンタイア氏は述べています。 「したがって、これらのチップが相互に通信できるようにするには、より多くの I/O が必要になります。そのため、熱を割り当てることができます。

結局のところ、冷却はシステム レベルで対処できる問題であり、一連のトレードオフが伴います。

実際、一部のデバイスは非常に複雑であるため、特定のアプリケーション分野に合わせてこれらのデバイスをカスタマイズするためにコンポーネントを簡単に交換することが困難です。このため、多くの高度なパッケージング製品が、サーバー チップなどの非常に大量生産または価格に依存するコンポーネントに使用されます。

02 チップモジュールのシミュレーションとテストの進歩

それにもかかわらず、エンジニアは、パッケージ化されたモジュールを製造する前に、パッケージの信頼性の熱解析を実行する新しい方法を探しています。たとえば、シーメンスは、BGA パッケージの多層有機基板上にファンアウト再配線層 (RDL) を搭載するデュアル ASIC ベースのモジュールの例を提供しています。 1 つは RDL ベースの WLP 用、もう 1 つは多層有機基板上の BGA 用の 2 つのモデルを使用します。これらのパッケージ モデルは、EDA 情報が導入される前の基板層スタックと BGA を含むパラメトリックであり、早期の材料評価とダイ配置の選択を可能にします。次に、EDA データがインポートされ、各モデルの材料マップにより、すべての層の銅分布の詳細な熱的記述が提供されました。最終的な放熱シミュレーション (図 2 を参照) では、金属キャップ、TIM、およびアンダーフィル材料を除くすべての材料が考慮されました。

 

  JCET テクニカル マーケティング ディレクターの Eric Ouyang 氏が JCET および Meta エンジニアに加わり、1 つの ASIC と 2 つの SRAM を備えたモノリシック チップ、マルチチップ モジュール、2.5D インターポーザー、および 3D スタック チップの熱性能を比較しました。比較プロセスにより、サーバー環境、真空チャンバーを備えたヒートシンク、および TIM が一定に保たれます。熱の点では、2.5D および MCM は 3D またはモノリシック チップよりも優れたパフォーマンスを発揮します。 JCET の Ouyang 氏らは、初期のモジュール設計でさまざまなチップの入力電力レベルを決定し、時間のかかる熱シミュレーションの前にジャンクションを設定するために使用できる抵抗マトリックスと電力エンベロープ図 (図 3 を参照) を設計しました。温度を確実に組み合わせることができるかどうか。図に示すように、安全ゾーンは、信頼性基準を満たす各チップの電力範囲を強調表示します。

Ouyang氏は、回路設計者は設計プロセス中に、モジュール内に配置されたさまざまなチップの電力レベルについては把握しているかもしれないが、それらの電力レベルが信頼性の限界内にあるかどうかは分からないかもしれないと説明した。この図は、チップレット モジュール内の最大 3 つのチップの安全な電力領域を決定します。チームは、より多くのチップ向けの自動電力計算機を開発しました。

 

03 熱抵抗を数値化する

熱がシリコンチップ、回路基板、接着剤、TIM、またはパッケージの蓋を介してどのように伝導するかを理解し、温度差と電力関数の標準的な方法を使用して温度と抵抗値を追跡できます。

「熱経路は、デバイスの接合部から環境までの熱抵抗、接合部からケース（パッケージ上部）までの熱抵抗、接合部からパッケージまでの熱抵抗の 3 つの重要な値によって定量化されます。回路基板です」とJCETの欧陽氏は語った。熱抵抗。同氏は、JCET の顧客は少なくとも θja、θjc、および θjb を必要とし、それらをシステム設計で使用すると述べました。特定の熱抵抗が特定の値を超えないこと、およびパッケージ設計がその性能を提供することを要求する場合があります。 (詳細については、JEDEC の JESD51-12、「パッケージの熱情報の報告と使用に関するガイドライン」を参照してください)。

 

  熱シミュレーションは、材料の選択とマッチングを検討する最も経済的な方法です。動作状態のチップをシミュレートすると、通常、1 つ以上のホット スポットが見つかるため、ホット スポットの下のベース材料に銅を追加して熱放散を促進できます。または、梱包材を変更してヒートシンクを追加します。システム インテグレータは、熱抵抗 θja、θjc、および θjb が特定の値を超えてはならないと指定する場合があります。通常、シリコン接合部の温度は 125 度未満に保つ必要があります。

シミュレーションが完了すると、包装工場は実験計画法 (DOE) を実施して、最終的な包装ソリューションに到達します。

04 TIMの選択

パッケージ内では、熱の 90% 以上がパッケージを介してチップの上部からヒートシンク (通常は陽極酸化アルミニウムベースの垂直フィン) まで放散されます。熱伝導率の高いサーマル・インターフェース・マテリアル（TIM）がチップとパッケージの間に配置され、熱の伝達を助けます。 CPU 用の次世代 TIM には、インジウムや錫などのシートメタル合金や銀焼結錫が含まれており、それぞれ導電率は 60W/mK と 50W/mK です。

メーカーが SoC をチップレット プロセスに移行するにつれて、さまざまな特性と厚さを備えたより多くの TIM が必要になります。

AmkorのR&DシニアディレクターであるYoungDo Kweon氏は、高密度システムの場合、チップとパッケージ間のTIMの熱抵抗が、パッケージ化されたモジュール全体の熱抵抗に大きな影響を与えると述べた。特にロジックの消費電力傾向は劇的に増加しているため、当社では信頼性の高い半導体動作を確保するためにジャンクション温度を低く保つことに重点を置いています。 TIM サプライヤーは材料の熱抵抗値を提供していますが、実際には、チップからパッケージまでの熱抵抗 (θjc) は、チップと TIM 間の接合品質や接触面積など、組み立てプロセス自体の影響を受けます。同氏は、実際の熱性能を理解し、顧客の認定に最適な TIM を選択するには、制御された環境で実際の組み立てツールと接合材料を使用してテストすることが重要であると述べました。

ギャップは特に問題です。シーメンスのパリー氏は、「パッケージングにおける材料の使用は大きな課題です。接着剤や接着剤の材料特性、および材料が表面を濡らす方法が、材料が示す全体的な熱抵抗に影響を与えることはすでにわかっています。つまり、接触抵抗は、熱の流れに対するさらなる抵抗を生み出す不完全性を生じさせずに、材料がどのように表面に流れ込むかに大きく依存します。

 

05 熱問題への異なる対処法

チップメーカーは、熱放散の問題を解決する方法を模索しています。 Keysight Technologiesのメモリ・ソリューション・プログラム・マネージャであるRandy White氏は、「パッケージング方法は同じですが、チップ・サイズを4分の1縮小すれば速度は上がります。シグナル・インテグリティには多少の違いがあるかもしれません。外部パッケージ・キーのせいで、ボンディングワイヤはチップ内に入りますが、ワイヤが長ければ長いほどインダクタンスが大きくなります。そのため、十分な小さなスペースでどのようにしてこれほど多くのエネルギーを放散するのか、これも検討する必要がある重要なパラメータです。 。」

これにより、最先端のボンディング研究への多額の投資が行われ、ハイブリッド ボンディングに重点が置かれているようです。しかし、ハイブリッド ボンディングは高価であり、依然として高性能プロセッサ タイプのアプリケーションに限定されており、TSMC は現在この技術を提供している唯一の企業の 1 つです。しかし、CMOSチップ上またはシリコン上の窒化ガリウム上で光子を結合する可能性は有望です。

06 まとめ

高度なパッケージングの最初のアイデアは、レゴ ブロックのように機能するというものでした。さまざまなプロセス ノードで開発されたチップを一緒に組み立てることができ、熱の問題が軽減されます。しかし、これには代償が伴います。性能と電力の観点から見ると、信号が伝わる距離が重要であり、常にオンになっている回路、または部分的に開いたままにする必要がある回路は、熱性能に影響を与える可能性があります。歩留まりと柔軟性を高めるためにチップを複数の部分に分割することは、思っているほど簡単ではありません。パッケージ内のすべての相互接続は最適化する必要があり、ホットスポットは単一チップに限定されなくなりました。

初期のモデリング ツールを使用すると、チップのさまざまな組み合わせを除外でき、複雑なモジュールの設計者に大きな後押しを与えることができます。電力密度が増大し続けるこの時代においても、熱シミュレーションと新しい TIM の導入は今後も不可欠です。